Test und Zuverlässigkeit nanoelektronischer Systeme / Test and Reliability of Nano-Electronic Systems

Qualitätssicherung und Zuverlässigkeit bei nanoelektronischen Schaltungen und Systemen stehen im Mittelpunkt des DFG-Projekts RealTest (Test and Reliability of Nano-Electronic Systems), das von den Universitäten Freiburg (Prof. Dr. Bernd Becker, Dr. Ilia Polian), Paderborn (Prof. Dr. Sybille Hellebrand) und Stuttgart (Prof. Dr. Hans-Joachim Wunderlich) sowie dem Fraunhofer IIS-EAS Dresden (Prof. Dr. Bernd Straube, Dr. Wolfgang Vermeiren) gemeinsam durchgeführt und von den Firmen Infineon Technologies Neubiberg und Mentor Graphics Hamburg unterstützt wird.

Projektphase 2

Die zunehmenden Parameterschwankungen bei nanoelektronischen Schaltungen und Systemen haben zu einem Paradigmenwechsel beim Entwurf geführt. Wegen des unmittelbaren Zusammenhangs zwischen Parametervariationen und Schwankungen im Zeitverhalten werden Verzögerungszeiten beim „statistischen“ Entwurf nicht mehr durch feste Größen sondern durch Verteilungsfunktionen charakterisiert. Außerdem gewinnen variationstolerante adaptive und selbstkalibrierende Systeme zunehmend an Bedeutung. Diesen Entwicklungen wird jedoch beim Test bisher nur unzureichend Rechnung getragen.

Das Forschungsvorhaben zielt darauf ab, effiziente Testverfahren zu entwickeln, welche die speziellen Herausforderungen eines statistischen und variationstoleranten Entwurfs berücksichtigen. Dazu sollen die wichtigsten Testwerkzeuge an eine statistische Schaltungsmodellierung angepasst werden, wobei insbesondere auch ein iteratives Zusammenspiel zwischen statistischer Fehlersimulation und effizienter Testerzeugung für feste Parameterwerte Erfolg versprechend ist. Als Grundlage dafür soll mit Hilfe einer adäquaten Fehlermodellierung auf elektrischer Ebene die statistische Charakterisierung von Fehlerauswirkungen bei Parameterschwankungen ermöglicht werden. Spezielle Teststrategien für adaptive und selbstkalibrierende Systeme sollen unnötige Ausbeuteverluste vermeiden und eine differenzierte Bewertung der verbleibenden Robustheit unterstützen. Wegen der zunehmenden Komplexität der Systeme sollen die zu entwickelnden Algorithmen bereits im Hinblick auf eine parallele Implementierung konzipiert werden. Dabei werden folgende Schwerpunkte gesetzt:

Statistische Fehleranalyse nanoelektronischer digitaler CMOS-Komponenten auf der elektrischen Ebene unter Berücksichtigung von Parameterschwankungen (Dresden)

Wegen des sehr starken Einflusses der großen zufälligen Schwankungsbreiten der Parameter nanoelektronischer digitaler CMOS-Schaltungen bei zukünftigen Technologien müssen statistische Verfahren zur Überprüfung der Einhaltung ihrer funktionellen Merkmale eingesetzt werden.

Das Ziel dieses Teilprojektes ist die Bereitstellung von realistischen Histogrammen als Approximation der Wahrscheinlichkeitsdichtefunktionen für die Zufallsgröße “Verzögerungszeit“. Dazu wird im Projekt eine Monte-Carlo-Fehlersimulation auf der elektrischen Ebene entwickelt, mit der unter Berücksichtigung von Parametervariationen die Verteilung der Verzögerungszeit für elektrisch beschriebene fehlerbehaftete Gatter und spezielle Komponenten, die ein robustes Systemverhalten ermöglichen, berechnet werden kann.

Statistische Testalgorithmen (Stuttgart)

Es besteht dringender Bedarf, statistische Ansätze auch in Testalgorithmen einzuführen, da ansonsten die Testsätze nicht mehr den gesamten zulässigen Parameterraum abdecken. Während bislang für einen angenommen Fehler fester Größe ein Testmuster bestimmt wird, sind bei zunehmender Varianz jetzt oft mehrere Tests erforderlich, die in unterschiedlichen Schaltungen mit unterschiedlichen Parametern diesen Fehler erfassen. Fehlersimulation und Testerzeugung unterliegen somit einem grundsätzlichen Paradigmenwechsel und sind auf statistische Methoden zu erweitern.

Die in diesem Vorhaben zu entwickelnden statistischen Testalgorithmen sind auch auf die speziellen Strukturen anzuwenden, mit denen nanoelektronische Systeme durch Selbstkalibrierung und Selbstadaption robust gemacht werden.

Ziel des Projekts ist damit die erstmalige Bereitstellung statistischer Methoden für den Test von robusten Systemen mit großer Variation.

Identifikation und Test von anfälligen Schaltungskomponenten unter Prozessvariationen (Freiburg)

Hier sollen Methoden entwickelt werden, welche die Anfälligkeit von Systemen gegenüber Prozessvariationen analysieren. Dabei sollen besonders kritische, d.h. fehleranfällige Komponenten identifiziert werden, auch unter der Berücksichtigung von Fehlerbehandlung, die gegebenenfalls auf Systemebene bereits vorgenommen wird. Das methodische Vorgehen stützt sich auf eine Weiterentwicklung des in der ersten Förderperiode untersuchten Konzepts des akzeptablen Verhaltens.

Die Ergebnisse dieser Analyse können zur Steuerung von (im Rahmen des Vorhabens nicht weiter betrachteten) zusätzlichen robustheitsoptimierenden Maßnahmen verwendet werden. Es sollen vielmehr Testmustergenerierungsansätze (ATPG) für die ermittelten fehleranfälligen Komponenten entwickelt werden. Dabei sind im Allgemeinen hochkomplexe ATPG-Instanzen mit einer Vielzahl von Nebenbedingungen zu lösen (Multi-Constraint-ATPG). Als Methode soll vor allem (entsprechend angepasste) SAT-Basistechnologie zum Einsatz kommen, deren Wirksamkeit für verwandte Problemklassen in den letzten Jahren überzeugend demonstriert wurde.

Test robuster nanoelektronischer Systeme (Paderborn)

Die Qualitätssicherung für robuste Systeme, die nicht nur fehlertolerant im klassischen Sinne sondern auch adaptiv und selbstkalibrierend ausgelegt sind,ist mit einer Reihe von Herausforderungen verbunden, die mit konventionellen Testverfahren nur schwer oder gar nicht zu bewältigen sind. Deshalb sollen neue Teststrategien für den On- und Offline Test robuster Systeme entwickelt werden. Dabei müssen die Teststrategien für den Produktionstest einerseits zwischen kritischen permanenten Defekten und im Systembetrieb kompensierbaren Fehlern unterscheiden, um unnötige Ausbeuteverluste zu vermeiden. Wenn andererseits durch eingebaute Redundanz bereits Produktionsfehler maskiert werden, muss die verbleibende Robustheit im Systembetrieb bewertet werden („Quality Binning“). Ähnlich müssen Verfahren zur Online-Überwachung so erweitert werden, dass zwischen neuen kritischen Fehlern wie z. B. Alterungsdefekten und kompensierbaren transienten Fehlern unterschieden wird. Zur Unterstützung von adaptiven und selbstkalibrierenden Architekturen sollen effiziente Verfahren zur Online-Charakterisierung von Fehlerraten und Parameterschwankungen entwickelt werden.

Projektphase 1

Gegenstand des Projekts sind integrierte Systeme, die aus Transistoren im Nanometerbereich aufgebaut sind. Die Herstellungsprozesse dafür sind sehr viel sensibler gegenüber Störungen als die für heutige Mikrochips, da sie nicht nur eine weit höhere Genauigkeit erfordern sondern wegen der extrem kleinen Strukturen auch bereits statistische quantenphysikalische Effekte eine Rolle spielen. Daher ist mit vielen Defekten und auch mit großen Schwankungen der Schaltungsparameter, wie beispielsweise der Schwellspannung der Transistoren, zu rechnen. Die internationalen Halbleiterfirmen haben in ihrer „International Technology Roadmap for Semiconductors“ geschätzt, dass mit den bisherigen Entwurfsmethoden bei fortschreitender Technologieentwicklung bis zum Jahr 2019 nur noch Ausbeuten zwischen 10% und 20% Prozent erzielt werden können, was keine wirtschaftliche Produktion mehr erlauben würde. Hinzu kommt außerdem noch eine erhöhte Anfälligkeit der Systeme gegenüber äußeren Störeinflüssen während des Betriebs.

Einerseits müssen die zunehmenden Parameterschwankungen und die damit verbundene erhöhte Anfälligkeit gegenüber permanenten und transienten Fehlern durch einen robusten Entwurf abgefangen werden, andererseits entstehen gerade dadurch völlig neue Herausforderungen beim Test. Übliche Qualitätsmaße für Tests wie etwa die Zahl der erkennbaren Fehler („Fehlerüberdeckung“) sind nicht mehr aussagekräftig, da durch den robusten Entwurf ja auch ein bestimmtes Maß an Fehlern toleriert werden soll. Umgekehrt ist die Übereinstimmung mit der Spezifikation schwierig zu bewerten, weil in der Regel eine bestimmte Bandbreite “akzeptablen” Verhaltens zulässig ist.

Im Rahmen des Projekts sollen einheitliche Entwurfs- und Teststrategien entwickelt werden, die sowohl einen robusten Entwurf als auch eine darauf abgestimmte Qualitätssicherung nach der Produktion (Offline Test) und während des Betriebs (Online Test und Fehlertoleranz) unterstützen. Dabei werden folgende Schwerpunkte gesetzt:
 

Modellierung elektrischer Fehler für nanoelektronische digitale CMOS-Komponenten (Dresden)

Defekte und Parametervariationen in zukünftigen Technologien werden durch die bekannten Fehlermodelle nicht mehr oder nur unzureichend beschrieben. Extrem kleine geometrische Abmessungen der Strukturen und die damit verbundenen statistischen Empfindlichkeiten der physikalischen und somit auch der elektrischen Eigenschaften erfordern eine neue adäquate Modellierung, für die im Rahmen dieses Teilprojekts der Grundstein gelegt werden soll. Dazu gehören insbesondere auch statistische Parameter sowie die Bedingungen unter denen die Defekte erkannt werden können (z. B. notwendige Eigenschaften von Testfolgen, etc.).

Modellierung, Verifikation und Test von akzeptablem Verhalten (Freiburg)

Um das Verhalten von nanoelektronischen Systemen zu modellieren, muss die Möglichkeit vorgesehen werden, eine ganze Bandbreite „akzeptablen“ Verhaltens zu beschreiben, die auch anwendungsabhängig sein kann (z. B. bezüglich Genauigkeit oder Geschwindigkeit). Ziel dieses Teilprojekts ist es zunächst, Metriken für akzeptables Verhalten zu entwickeln, die für Verifikation und Test effizient eingesetzt werden können. Dabei sollen sowohl die speziellen Anforderungen für den Off-line als auch für den On-line Test berücksichtigt werden. Darauf aufbauend sollen entsprechende Verifikations- und Testmethoden konzipiert und untersucht werden. Die Metriken für akzeptables Verhalten stehen auch in engem Zusammenhang mit den Arbeiten in Paderborn zur Charakterisierung der Fehlertoleranzeigenschaften.

Test fehlertoleranter nanoelektronischer Systeme (Paderborn)

Die notwendigen Fehlertoleranzmaßnahmen in  nanoelektronischen Systemen führen insbesondere dazu, dass interne Fehler während des Tests nur noch schwer oder gar nicht mehr beobachtet werden können. Auch wenn Fehlertoleranz gerade dazu eingesetzt wird, um Fehler zu maskieren, ist es für die Qualitätssicherung notwendig zu wissen, in welchem Umfang Fehlertoleranzmaßnahmen bereits ausgenutzt wurden, und wie hoch der verbleibende Grad an Robustheit und Zuverlässigkeit ist. Ziel dieses Teilprojekts ist es deshalb, entsprechende „Qualitätsmaße“ und darauf abgestimmte Verfahren für den Test und testfreundlichen Entwurf fehlertoleranter Strukturen zu entwickeln.

Speicher- und Zustandsüberwachung für komplexe Systeme (Stuttgart)

Während Online-Test und Zustandsüberwachung für Speicherfelder seit langem Teil der industriellen Praxis sind, ist die Bearbeitung freier Logik noch in den Anfängen. Da der Anteil von Speicherelementen an der Gesamtfläche für freie Logik stetig wächst und die Speicherelemente im Vergleich zu kombinatorischen Elementen deutlich fehleranfälliger sind, ist die Speicher- und Zustandsüberwachung wesentlich. Das Ziel des Teilprojekts ist ein einheitliches Verfahren zur Überwachung und Rekonfiguration der Speicherelemente, das sowohl beim Fertigungstest zur Erhöhung der Ausbeute als auch im Online-Test eingesetzt werden kann. Insbesondere soll auch eine neuartige robuste Hardwarestruktur für Prüfpfade entwickelt werden, die sich selbst überwachen und periodisch selbst testen kann.